在进行集成电路设计时，通常会遇到需要使用其他公司的 IP 核的情况（例如需要使用 SRAM）。为了保密，这些 IP 核很可能不包含原理图，只包含一个可以应用的版图以及一些必要的用于支持 Cadence 或者 Symopsys 的仿真文件和库文件（例如 Verilog 或者 Verilog-A)等等。 对于这种模块，如何过版图的 LVS 就成了一个需要考虑的问题。 对于这类 IP 核，通常库中还会提供一些用于验证 LVS 的文件，例如网表文件等等。多数情况下这些网表文件是可以被成功导入 Cadence Virtuoso 中去的，但是也存在少量情况下无法导入到 Cadence Virtuoso。这里本人将针对这两种情况，来分别描述一下该如何使用该网表文件验证版图的 LVS。

1 前言 不知道大家是否遇到过这种情况：在对接收机或者发射机进行仿真时，由于芯片中的时钟产生为一个 PLL，该 PLL 电路结构较为复杂，并且通常需要经过大量的时间才能够锁定，从而才能够产生我们所期望的时钟信号。但是，对于收发机而言，时钟信号是一个非常关键的信号，只有时钟信号正常产生后收发系统才能够正常工作。因此，在对整体系统进行仿真时，往往由于这…